Существует RISC процессоры с архитектурой фон Неймана?

Question

[Вова]

Существует ли RISC процессоры с архитектурой фон Неймана? Обычно RISC процессоры строят по Гарвардской архитектуре, а CISC - по архитектуре фон Неймана. Бывают другие варианты?

Comments

[SunTechnik]

Wikipedia, конечно плохой источник знаний, ну что имеем.
https://ru.m.wikipedia.org/wiki/%D0%93%D0%B0%D1%80...
В качестве отличительной черты гарвардской архитектуры указано разные физические устройства памяти для данных и команд.

Тогда я не знаю современных процессоров гарвардской архитектуры, так как у всех современных - оперативная память общая...

Или что Вы считаете основным признаком гарвардской архитектуры?

[pfg21]

он скорей всего уперся в этот момент

Современные CISC-процессоры обладают раздельной кэш-памятью 1-го уровня для команд и данных, что позволяет им за один рабочий такт получать одновременно и команду, и данные для её выполнения. То есть процессорное ядро аппаратно гарвардское, но программно оно фон-неймановское, что упрощает написание программ.

тут конечно перегиб с CISC ибо раздельные кеши данных и программ применяются и в риск-процах.
сколь помню, выделение кеша программ из кеша данных связано с более эффективной работой многоступенчатого конвейера команд и предсказателя ветвления.

[pfg21]

ну и вспомнить современный NX-bit который разделяет память данных и память команд :) но там замысел совершенно отличен от гарвард/неймановской.

[SunTechnik]

pfg21, так и у RISC то же самое.

Читаем спеки на процессоры SPARC.
Отдельно кэш данных и инструкций.

[pfg21]

SunTechnik, я это и сказал
> тут конечно перегиб с CISC ибо раздельные кеши данных и программ применяются и в риск-процах.

[Вова]

Я читал википедию. И в принципе, я понимаю, чем отличается Гарвард от фон Неймана.
А вот CISC vs RISC я понимаю чуть хуже.
Ну, я в принципе из названия вижу, что у RISC должно быть поменьше инструкций.
И из datasheet я вижу, что у RISC обычно одна инструкция на такт, а у CISC несколько тактов на инструкцию.
Но это слегка странные показатели.
Ибо если посмотреть на AVR ATmega - то это RISC на 131 команду, 1 команда за такт.
А если на старый добрый Z80, то там инструкций чуть больше - 158. Правда, на каждую команду тактов так 10.

Ох.
В общем, спасибо за подсказки. Почитал комменты, сходил в гугл, и таки смог сформулировать вопрос. И даже найти ответ ;)
https://habr.com/ru/companies/selectel/articles/542074/

SunTechnik "Тогда я не знаю современных процессоров гарвардской архитектуры, так как у всех современных - оперативная память общая..." - про процессоры не знаю, но вот у микроконтроллеров AVR память разная. Внутри ROM с программой, а снаружи шины адреса и данных для RAM. (Хотя это микроконтроллеры, а не микропроцессоры, но разделение по типам памяти там явно есть).

[pfg21]

Вова, основное отличие инструкций RISC они короткие и "тупые" :)
к примеру в CISC допустима аппаратная команда умножения, которые декодером команд процессора превращается в большую последовательность сложений и сдвигов, занимающие подсистемы проца на множество тактов.
в RISC такой аппаратной команды в принципе не может быть. и компилятор преобразует команду умножения в набор RISC команд сложений и сдвигов еще на этапе создания двоичной исполняемой последовательности.
т.е. в принципе тоже самая последовательность действий что и в CISC, но записана отдельными командами в двоичном коде.

в современных контроллерах нет разделения на память команд и память данных. адресное пространство едино. все виды памяти: flash, ram, eeprom, размещены в одном и том же адресном пространстве. туда же выведены все интерфейсы остальных аппаратных модулей и т.д.
и ROM вполне себе используется для хранения данных. к примеру статически заложенных при компиляции проги строк, таблиц данных и т.д.
и RAM вполне себе может использоваться для хранения кода програм.
кажись в старших PIC так организуется возможность удаленной перепрошивки boot-rom (могу ошибаться давно это читал.)

[pfg21]

Вова, кстати стоит глянуть VLIW архитектуру. как вариант усложнения CISC.
кстати немаловажным преимуществом RISC архитектуры является малый размер декодера программ. на CISC процессоре он начал занимать слишком большую площадь кристалла, причем она использовалась крайне неэффективно, но увеличивала количество ошибок структуры кристалла (линейно зависит от площади кристалла) и уменьшала процент выхода годных кристаллов.

[jcmvbkbc]

в RISC такой аппаратной команды в принципе не может быть.

pfg21, ARM, RISC-V, MIPS и xtensa смотрят с недоумением на это заявление.

в современных контроллерах нет разделения на память команд и память данных

да ладно, загляни в спеку на любой ESP32. Да, адресное пространство единое, но какая-то память подключена через шину данных, а какая-то через шину команд и доступ к ним совсем разный. Например, невозможно обратиться к отдельным байтам в области адресов шины команд, тупо получишь исключение. И невозможно выполнить код из памяти подключенной через шину данных, тоже исключение (но другое).

[Виктор]

pfg21,

немаловажным преимуществом RISC архитектуры является малый размер декодера программ. на CISC процессоре он начал занимать слишком большую площадь кристалла,

Это верно, но неполно. Делать компактным приходится не только декодер команд, но и всё выч. ядро целиком, включая кэш самого высшего уровня - все те звенья архитектуры, которые работают на максимальной тактовой частоте. Именно благодаря этому удаётся минимизировать тепловыделение, что и позволяет гонять это ядро на страшных многогигагерцовых скоростях. Это одна из главных причин, по которым современные CISC-процессоры тоже вынуждены мигрировать в сторону RISC-архитектуры, эмулируя многие (в пределе - все) CISC-команды как длинную серию из RISC-команд. Иначе им просто не достичь высоких скоростей.
Вся фишка - в выделении тепла.

[Вова]

pfg21, "в RISC такой аппаратной команды в принципе не может быть. и компилятор преобразует команду умножения" - за все RISC не скажу, но знаю, что в архитектуре AVR ATmega команда умножения есть. И выполняется она за два, что ли, такта (то есть, он аппаратный). Вот где этого умножения нет, так это в младших семействах AVR, которые ATtiny. Но сама по себе AVR разработана уже лет 20 назад, и до сих пор выглядит неплохо.
(это те самые микроконтроллеры, из которых делают Arduino).

Да что там ATmega... Я этот умножитель дома на коленке собрал из отдельных сумматоров:

[pfg21]

jcmvbkbc глянул ARM - перемножение двух 32 бит слов за 4 такта это непросто быстро, это а-енно быстро :) но карается увеличением площади кристалла и уменьшением процента годных чипов. разрабы посчитали экономически выгодным наличие данной операции.
есть RISC и без умножения, как чуть выше сказали про младшие atmegi. замысел RISC в разумном уменьшении команд. умножение лишь привел как пример большой и сложной команды. судя по всему неудачный.

зачем сделано такое разделение в esp32 не понимаю, видать какие глубинные мысли разрабов в этом были чтобы не допускать брать данные из области команд...
к примеру в 1810вм89 были отдельные ножки для работы с памятью и отдельные ножки работы с io-портами, т.е. адресные пространства памяти и портов были физически разграничены не только "внутри", но и "снаружи".
предположу в SIMD и иже с ними процах есть жесткое разграничение шин команд и шин данных, ибо так логичнее, но опять же внутри чипа, снаружи поток един :)

Виктор чуть выше есть ссыль на хабростатью где достаточно четко описано, что заявление "современный CISC представляет собой набор RISC-процессоров" неверно, хотя и маркетологически красиво, в действительности дам более сложная система.
да еще минус больших кристаллов в больших потерях (и думаю наводках) на высоких частотах.

[jcmvbkbc]

зачем сделано такое разделение в esp32 не понимаю

pfg21, но при этом берёшься делать обобщающие заявления о современных контроллерах. Не надо так делать.

[pfg21]

jcmvbkbc, не понял логическую взаимосвязь :) тем более ты так ничего умного про ентое разделение, от чего и почему, и не сказал. при разработке чипа внедряют разные нестанадртные подходы (смотри пример с 1810), насколь они удачные показывает время.
есп32 ни разу не пользовал и даже не глядел - узкоиспользуемая вещчъ однако.

Answer 1

[pfg21]

Нет никаких привязок CISC или RISC архитектуры к Гарвардской или фон Неймана архитектуре.
вы что то не правильно поняли.
Гардвардской или фон Неймана нет никакого дела до длины команды, с их точки зрения это просто "потоки битов" (чуть не сказал данных :) ).
как и CISC и RISC командам нет никакого дела как их будут пересылать, вместе с данными али отдельно.

Answer 2

[jcmvbkbc]

Обычно RISC процессоры строят по Гарвардской архитектуре, а CISC - по архитектуре фон Неймана. Бывают другие варианты?

Думаю, что дело в том, что разделение между программной памятью и памятью данных естественным образом возникает в процессорах с конвейерной архитектурой, лежащей в основе множества реализаций RISC-процессоров. Первая стадия конвейера читает инструкцию из памяти и может делать это каждый цикл. Стадия обмена с памятью может читать и писать в память, и тоже может делать это каждый цикл. Если объединить эти две памяти, то для доступа к ним либо потребуется арбитр, и тогда первая стадия конвейера будет простаивать во время чтения/записи данных, либо потребуется память с двумя портами, что требует существенно больше ресурсов. В любом случае такое объединение на уровне процессорного ядра -- это пессимизация дизайна, приводящая к его преждевременному усложнению и ухудшению производительности. Думаю, что именно поэтому процессорные ядра с конвейером выводят наружу две шины и оставляют следующему уровню интеграции решение о том, как с ними поступать. И поэтому в учебниках рассматривающих проектирование процессоров (например Харрис и Харрис или Паттерсон и Хеннесси) программная память и память данных идут поотдельности.