почему переход от 0 на 1 при ввключении устройства не интерпретируется, а при переходе с 0 на 1 в конце передачи интерпретируется именно как стоп-бит
почему тогда переход от стоп бита на лог. 1 интерпретируется?
То есть до получения стартового бита( перехода с 1 на 0) он не начинает работу?
Получится сделать задержку каждых 104 микросекунды с тактовой частотой чипа 2мгц,
И еще, если все вже использовать задержку длино 1мс, то это не будет работать на меьшей скорости?
Когда ставишь скорость 9600 то чип прям ожидает что сигнал будет меняться точно с такой скоростью? Просто стало интересно если например подрят идут две логические единицы, то как он понимает что это два разных бита, а не один и тот же или переход в режим ожидания.
Я не просто так указал verilog здесь
как я понял мне нужно убрать указатель на число обозначающее сколько было записано/прочтено, но оставить GetOverlappedResult для асинхронного порта
Это и есть причина таких смещений и ошибок?
то есть ReadFileEx должно упростить и исправить ситуацию?
Проверка чтения идет по возвращаемому DWORD.
Я уберу GetOverlappedResult
Сложно потому что IO_PENDING, OVERLAPPED в асинхронном режиме должна быть не NULL в WriteFile
GetOverlappedResult(port_handle, &overlap, &NumOfWritten, TRUE)WriteFile?DWORD ComIface::read_block(byte* buffer, int size) должна за 1 ReadFile заполнить byte[N]
&NumberOfBytesRead и &overlap в ReadFile не рекомендуется, см. Отсутствие проверки результата вызова ReadFile выглядит стрёмно.
Поправляю:
в коде реализован сервер HTTP.
всё прекрасно будет работать и из основного потока, это элементарный синхронный пример.
ровно это в коде и происходит.