Как избавиться от ошибки [Route 35-39] The design did not meet timing requirements, при разводке устройства в ПЛИС?

Question

[slam_V]

IDE Vivado от Xilinx выдаёт вот такой critical warning: [Route 35-39] The design did not meet timing requirements. Please run report_timing_summary for detailed reports.

Report Timing Summary показывает что сигнал clk внутри одного из блоков так развёлся что не удовлетворяет временным характеристикам.

Как можно избавиться от этой ошибки?

Может ли тут помочь атрибут KEEP_HIERARCHY?

Answer 1

[slam_V]

Проблема решена! Помогла установка атрибута KEEP_HIERARCHY для некоторых компонентов.

Answer 2

[nerudo]

Ну вы нашли где спрашивать ;)
Проблема не в клоке, проблема в логике - слишком сложная, неоптимально расположена. Разбивать на части, создавать конвейер и т.п. Чтобы конкретно сказать надо видеть код и отчет компиляции.

Comments

[slam_V]

посоветуйте ресурс, где можно задавать такие вопросы?)

Answer 3

[nickpetrovsky]

Стоит побывать Xilinx SmartXplorer, но чудес ожидать не стоит.