Как избавиться от ошибки [Route 35-39] The design did not meet timing requirements, при разводке устройства в ПЛИС?
IDE Vivado от Xilinx выдаёт вот такой critical warning: [Route 35-39] The design did not meet timing requirements. Please run report_timing_summary for detailed reports.
Report Timing Summary показывает что сигнал clk внутри одного из блоков так развёлся что не удовлетворяет временным характеристикам.
