Правильно ли написан Синхронный сдвиговой регистр на D-триггерах?

Question

[Дмитрий]

Мое задание звучит следующим образом:

Синхронный сдвиговой регистр на D-триггерах с управлением по переднему фронту и асинхронным сбросом в "1010". Стиль описания - Структурный стиль

. Так же картинка со схемой

Я используя программу для генерации кода по схеме получил следующий код:

LIBRARY ieee;
USE ieee.std_logic_1164.all;

entity DIG_D_FF_AS is
  
  port (
    Q: out std_logic;
    notQ: out std_logic;
    Set: in std_logic;
    D: in std_logic;
    C: in std_logic;
    Clr: in std_logic );
end DIG_D_FF_AS;

architecture Behavioral of DIG_D_FF_AS is
   signal state : std_logic := '0';
begin
    process (Set, Clr, C)
    begin
        if (Set='1') then
            state <= NOT('0');
        elsif (Clr='1') then
            state <= '0';
        elsif rising_edge(C) then
            state <= D;
        end if;
    end process;

    Q <= state;
    notQ <= NOT( state );
end Behavioral;


LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.numeric_std.all;

entity main is
  port (
    CLK: in std_logic;
    RESET: in std_logic;
    Q1: out std_logic;
    Q2: out std_logic;
    Q3: out std_logic;
    Q4: out std_logic);
end main;

architecture Behavioral of main is
  signal Q4_temp: std_logic;
  signal Q1_temp: std_logic;
  signal Q2_temp: std_logic;
  signal Q3_temp: std_logic;
begin
  gate0: entity work.DIG_D_FF_AS -- DFF1
    port map (
      Set => RESET,
      D => Q4_temp,
      C => CLK,
      Clr => RESET,
      Q => Q1_temp);
  gate1: entity work.DIG_D_FF_AS -- DFF2
    port map (
      Set => RESET,
      D => Q1_temp,
      C => CLK,
      Clr => RESET,
      Q => Q2_temp);
  gate2: entity work.DIG_D_FF_AS -- DFF3
    port map (
      Set => RESET,
      D => Q2_temp,
      C => CLK,
      Clr => RESET,
      Q => Q3_temp);
  gate3: entity work.DIG_D_FF_AS
    port map (
      Set => RESET,
      D => Q3_temp,
      C => CLK,
      Clr => RESET,
      Q => Q4_temp);
  Q1 <= Q1_temp;
  Q2 <= Q2_temp;
  Q3 <= Q3_temp;
  Q4 <= Q4_temp;
end Behavioral;

Схема по которой сгенерирован код:

P.S Я максимально не понимающий в этой теме человек. Поэтому даже не знаю радоваться ли результату или нет.

Comments

[Виктор]

В формулировке есть пара непоняток. Во-первых:

и асинхронным сбросом в "1010"

А на картинке показана цепь Reset, устанавливающая цепочку триггеров в состояние 0000 или в 1111, в зависимости от того, какие входы сброса триггеров (S или R) использованы. Состояние 1010 в такой схеме получить нельзя, ведь входы сброса всех триггеров подключены одинаково.
Во-вторых, на второй схеме входы Set (видимо, это вход S - установка в состояние 1) и Clr (видимо, это вход R - сброс в состояние 0) запаралелены. Обычно это запрещено, поскольку если так сделать, то состояние, в которое установится триггер при подаче/снятии сигнала Reset, становится неопределённым:

[Дмитрий]

Виктор,

Состояние 1010 в такой схеме получить нельзя, ведь входы сброса всех триггеров подключены одинаково.

Это буквально схема от преподавателя(. Я так понял что нужно использовать синхронный D-триггер(в программе у него есть вход D, Clc и Q(синхронный), Q(асинхронный) , но добавить асинхронный ресет. Честно не понимаю как написать хоть примерно рабочий код.

[Виктор]

Дмитрий, я не программер и по коду ничего сказать не могу, но спецы по этой части тут найдутся и без меня. А по схемотехнике уже прокомментировал.

[Виктор]

Дмитрий,

Это буквально схема от преподавателя(.

Мне пришло в голову, что ваш препод мог специально подкинуть свинью, не обозначив буквами асинхронные входы. Там есть кружочки инверсии, но буквенных обозначений нет. Значит, их можно дописать, и возможно, ваш препод имел ввиду именно это.
Если мы расставим их так: на первом триггере - S, на втором - R, на третьем - снова S, и на четвёртом - снова R, то получим правильную схему, в которой при подаче сигнала Reset триггеры установятся в состояние 1010.
Что касается второй схемы, то там ещё проще: надо оставить подсоединёнными к цепи Reset только входы R (которые несут нестандартное обозначение Clr), а входы S от этой цепи отключить (ну или подать на них постоянный логический 0).

Answer 1

[atereffigies]

Хз, как там на этом старческом VHDL будет, но на system verilog как-то так:

module sreg
(
	clk,
	nrst,
	
	q
);

input	clk, nrst;
output	logic [3:0] q;

always_ff @(posedge clk or negedge nrst)
if (~nrst)
	q <= 4'b1010;
else
	begin
	q[0] <= q[3];
	q[3:1] <= q[2:0];
	end

endmodule

Ну естественно, подгоните под своё. Т.к. мне вера не позволяет писать переменные с большой буквы, сброс писать как RESET (да ещё с активным нулём), ну и нумировать биты регистры с первого, а не с нулевого.