antonsosnitzkij
@antonsosnitzkij
студент, житель санкт-петербурга

Verilog — в чем отличия?

Часто слышу обсуждения и споры о том, какой язык лучше - Verilog или VHDL, но, мало того, что многие путают стандарты первого языка, некоторые еще и путают его с System Verilog. Объясните, пожалуйста, отличия между ними, и, если у Вас есть желание, можете обосновать преимущество перед VHDL
  • Вопрос задан
  • 2840 просмотров
Решения вопроса 1
@ont0shko
Отличия языков в уровнях абстракции.

verilogvhdl1.gif

На уровне вентилей Verilog имеет все из коробки, язык от туда и начинался, в то время как для VHDL была разработана VITAL. В результате они сравнились по возможностям.

С описанием алгоритмов и поведенческих моделей, они справляются оба, тут дело вкуса и действительно наличия лицензии. Verilog зачастую идет как основной язык, в то время VHDL - опция. Куча софта на входе желают видеть Verilog или производные из него. В плане FOSS решений есть icarus verilog и GHDL, однако последний вроде как встал.

Уровень системы, тут конечно VHDL вырывается в перед. Аля Паскаль( и его родители ) система пользовательских типов, все из коробки, ребята давайте тип сделаем фукнции к нему напишем, операторы определим, лучше день потерять потом за пять минут до лететь. Куда там C-подобному Verilog'у без структур данных, тяжко. Однако SystemVerilog такое С++ из мира Verilog. Вот вам Typedef, Enum, Union, Struct, Class. Правда SV - это другой язык и к нему опять нужна лицензия.

Я начинал с VHDL, он такой строгий и прям в строгости держит, сейчас перебираюсь на Verilog, SystemVerilog.
Ответ написан
Пригласить эксперта
Ответы на вопрос 1
iDoka
@iDoka
HW Design Engineer, iDoka.ru
можете обосновать преимущество перед VHDL

Никаких преимуществ. По факту будете писать на том языке, лицензии на который куплены у вашего работодателя (если мы про SoC).

Более приближен (по функциональности RTL) к VHDL новомодный SV.
Ответ написан
Ваш ответ на вопрос

Войдите, чтобы написать ответ

Войти через центр авторизации
Похожие вопросы