Verilog — в чем отличия?

Question

[Даниил Смирнов]

Часто слышу обсуждения и споры о том, какой язык лучше - Verilog или VHDL, но, мало того, что многие путают стандарты первого языка, некоторые еще и путают его с System Verilog. Объясните, пожалуйста, отличия между ними, и, если у Вас есть желание, можете обосновать преимущество перед VHDL

Comments

[Владимир Мартьянов]

Лично для меня (с 10 годами написания на С/C++) верилог гораздо проще кажется, ибо больше на C похож.

[Даниил Смирнов]

Владимир Мартьянов: В Вашем случае это больше привычка, скажем, как геймпад от xbox или ps. Кстати, какой именно верилог для Вас кажется проще?

[Владимир Мартьянов]

Даниил Смирнов: Привычка, не поспоришь :-) Я пока только обычный Verilog видел.

[Papayaved]

На VHDL в раз 5 больше писанины, возможности абсолютно одинаковые - любому понятию можно найти эквивалет. Для моделирования же гораздо удобнее SystemVerilog и требующиеся сейчас везде библиотеки UVM к нему. Поэтому лучше писать RTL также на SystemVerilog, он позволяет писать RTL еще немного более компактно - особенно многомерные структуры.

Метапрограмирование есть там и там - generate и параметры модуля.

Лучше уметь писать на обоих языках - на их долю приходит почти 100% кода

[Даниил Смирнов]

Михаил, Насчет писанины спорный аргумент: одни только begin end в Verilog увеличивают количество когда, плюс строгая типизация упрощает понимание кода.
Что касается SV - да, сейчас все говорят, что это лучший вариант по сравнению с Verilog
И, наконец, статья-аргумент от не последнего в этом деле коллектива: insights.sigasi.com/opinion/jan/vhdls-crown-jewel.html

[Papayaved]

Даниил Смирнов, статья напоминает старые времена когда говорили о преимуществах детерминизма при графическом описание схемы из встроенных примитивов. И самое главное в статье не приведен пример кода о котором они рассуждают. Языки имеют абсолютно взаимозаменяемые конструкции только синтаксис разный

Вот в чем более оптимальная запись сдвигающего регистра?

VHDL:

library ieee;
use ieee.std_logic_1164.all;

entity shift_reg is
generic (
NUM_STAGES : natural := 256
);

port (
clk : in std_logic;
enable : in std_logic;
reset : in std_logic;
sr_in : in std_logic;
sr_out : out std_logic
);
end entity;

architecture behavior of shift_reg is
type sr_length is array ((NUM_STAGES-1) downto 0) of std_logic;
signal sr: sr_length;
begin
process (clk, reset) begin
if (reset = '1') then
sr <= (others=>'0');
elsif (rising_edge(clk)) then
if (enable = '1') then
sr((NUM_STAGES-1) downto 1) <= sr((NUM_STAGES-2) downto 0);
sr(0) <= sr_in;
end if;
end if;
end process;

sr_out <= sr(NUM_STAGES-1);

end behavior;

Verilog:

module shift_reg #(
parameter N = 256
)(
input clk, enable, aclr,
input sr_in,
output sr_out
);
reg [N-1:0] data = '0;

always @(posedge clk, posedge aclr)
if (aclr)
data <= '0;
else if (enable)
data <= {data[N-2:0], sr_in};

assign sr_out = data[N-1];

endmodule

Кроме того, что писанины больше. begin end в VHDL используется точно также

[Даниил Смирнов]

Михаил, а Вы забавно играете, раз пишите два разных
Начнем с того, что в VHDL как и в Verilog можно написать
clk, enable, reset : in std_logic;
Далее, есть тип данных std_logic_vector, поэтому свой sr_length создавать необязательно
В VHDL 2008 уже также добавили возможность писать вместо if(reset='1') просто if(reset)
и операция конкатенации тоже присутствует.

Также, насколько мне известно, а также насколько написано в templates у Quartus'а if-else описывается с бОльшим количеством begin-end:
always @ (posedge clk or posedge reset)
begin
if (reset == 1'b1)
begin
sr <= {N{1'b0}};
end
else if (enable == 1'b1)
begin
sr[N-1:1] <= sr[N-2:0];
sr[0] <= sr_in;
end
end
в итоге при поисках ошибки в коде, например, endы друг от друга не отличить (в VHDL есть end loop, end if, end case итд)
В итоге "писанины" не так уж и больше, а вот строгая типизация многим просто больше нравится, но это дело вкуса, похоже.

Answer 1

[ont0shko]

Отличия языков в уровнях абстракции.



На уровне вентилей Verilog имеет все из коробки, язык от туда и начинался, в то время как для VHDL была разработана VITAL. В результате они сравнились по возможностям.

С описанием алгоритмов и поведенческих моделей, они справляются оба, тут дело вкуса и действительно наличия лицензии. Verilog зачастую идет как основной язык, в то время VHDL - опция. Куча софта на входе желают видеть Verilog или производные из него. В плане FOSS решений есть icarus verilog и GHDL, однако последний вроде как встал.

Уровень системы, тут конечно VHDL вырывается в перед. Аля Паскаль( и его родители ) система пользовательских типов, все из коробки, ребята давайте тип сделаем фукнции к нему напишем, операторы определим, лучше день потерять потом за пять минут до лететь. Куда там C-подобному Verilog'у без структур данных, тяжко. Однако SystemVerilog такое С++ из мира Verilog. Вот вам Typedef, Enum, Union, Struct, Class. Правда SV - это другой язык и к нему опять нужна лицензия.

Я начинал с VHDL, он такой строгий и прям в строгости держит, сейчас перебираюсь на Verilog, SystemVerilog.

Comments

[Даниил Смирнов]

Спасибо за столь развернутый ответ!
просто как раз сейчас стою на пороге - переходить с vhdl на sv и verilog или остаться там, где привычно

Answer 2

[Dmitry Murzinov]

можете обосновать преимущество перед VHDL

Никаких преимуществ. По факту будете писать на том языке, лицензии на который куплены у вашего работодателя (если мы про SoC).

Более приближен (по функциональности RTL) к VHDL новомодный SV.

Comments

[Константин]

Не могли бы Вы пояснить: о каких именно лицензиях идет речь? О лицензиях на САПР (который за редким исключением всеяден) или о чём-то другом?

[Даниил Смирнов]

Константин: о лицензии на сапр в целом и, например, лицензии на IP core в частности