Занимаюсь разработкой RTL описания цифровых блоков для ASIC для языках Verilog, VHDL и SystemVerilog.
Так же занимаюсь верификацией на языках SystemVerilog и SystemVerilog Assertions.
Контакты

Достижения

Все достижения (1)

Наибольший вклад в теги

Все теги (12)

Лучшие ответы пользователя

Все ответы (15)

Лучшие вопросы пользователя

Все вопросы (1)