Как работает сканирующая цепочка в цифровых схемах?

Question

[gleendo]

Есть схема тестирующей цепочки:


Если Test = 0, то данные параллельно загружаются в регистр, если же Test = 1 то регистр переключается в режим тестирования. Подскажите как именно происходит тестирование?

Дан пример;


Объясните более понятным языком что конкретно происходит в этом примере.
Что значит протестировать старший разряд счетчика?
Что значит "переводится в состояние 011111111...111"? Почему именно в такое?
Что значит выполняется один цикл счета в нормальном режиме?
И почему в тестовом режиме состояние должно считаться 1000000...000?

Comments

[atereffigies]

Книга Хрисов пораждает больше вопросов, чем даёт ответов)

Это про JTAG чтоли?

[gleendo]

atereffigies, тема для меня достаточно сложная и новая, поэтому хочу не хочу но будут возникать какие то вопросы, в любом случае будет что то непонятное, учитывая что изучаю схемотехнику самостоятельно. Да и лучше лишний раз задать вопрос чем пропустить непонятное.
А вот про JTAG это или нет, я не в курсе. В книге речи об этом термине не было

[atereffigies]

gleendo, посмотрел, вспомнил про что там речь. Ща напишу ответ.

Answer 1

[atereffigies]

Суть такая, что для проверки последовательностной логики в составе микросхемы у разработчика должна быть возможность перегрузить или считать значения с нужных ему регистров.
Для этого придумали в тестовом режиме соединять все триггеры в один большой сдвиговый регистр, в который можно записать последовательно что требуется или же считать его весь. Если вы знаете, какой триггер за что отвечает и какой участок схемы нужно протестировать, то вы сперва считаете в тестовом режиме весь массив из этой змеи триггеров, потом по индексам откорректируете нужные вам биты и загоните их обратно.

Опять же, в примере сказано, что для 32-разрядного счётчика вам потребуется прогнать его до конца, а это 2 в степени 32, т.е. более 4 миллиардов тактов надо на полный прогон. Но в тестовом режиме, вы можете полностью перегрузить счётчик за 32 такта.