Синтез логических схем на Verilog?

Question

[Zerror808]

Хочу спроектировать простенькую схему на Verilog. Для таких мелочей ПЛИС покупать слишком дорого, да и проблем по питанию много. Возможно ли синтезировать код на Verilog в графическую схему соединения логических элементов/транзисторов, чтобы потом собрать это все руками?

Comments

[rPman]

если для схемы вам нужен verilog то количество логических элементов будет неподходяще большим для ручной сборки

[Zerror808]

rPman, это не в целях реального использования, а "просто хочется" :) Про количество представляю, буду разводить плату

[longclaps]

синтезировать код на Verilog в графическую схему

Zerror808, да кончай разводить враки.

[Zerror808]

longclaps, ну ладно, штош...

[rPman]

Zerror808, Хотите поиграть с низкоуровневой логикой и пользу принести, займитесь механическими компьютерами, на основе той же пневматики (гидро)... пишите синтезатор verilog -> файл для 3d принтера, печатающий (несколько слоев из разных пластиков - гибких и твердых) гидравлику.

[Zerror808]

rPman, тема интересная, но я не настолько крут, чтобы писать синтезатор

[Lampus]

Побуду некропостером. Вам поможет Yosys: www.clifford.at/yosys/screenshots.html
Подсунете ему минимальную библиотеку логических элементов, которые умеете собирать на транзисторах, получите страшный Gate-Level Netlist в виде .dot файла.
Можно вообще SPICE или EDIF выгрузить, которые потом импортировать в схемотехнический редактор, который больше нравится.

Answer 1

[Ivanii]

В логических элементах для "Quartus 20.1 Lite Edition" Tools > Netlist Viewers > RTL Viewer.

П.С. EPM240 стоит недорого и заменяет 100 - 200 простых логических IC, прекрасно работает от 3,3 В.