• Нужен ли свой хедхантер для технарей?

    riky
    @riky
    Laravel
    аудитория мала конечно. насчет убыточности, вопрос в том что вы теряете. такой проект можно запилить за пару вечеров а можно и за полгода не сделать.

    но без вложений в пиар и рекламу народ будет сложно собрать, тк HR и соискатели первым делом пойдут на те-же хэдхантеры и ко, тк знают их. нужно будет как то активно привлекать этот народ из тех мест где они сейчас могут быть. имхо само собой не взлетит. тк зачем HR регится на сайте если там почти нет сиоскателей, и зачем регится соискателям если там нет hr. классическая проблема соц сетей (зачем тут регится, если тут нет моих друзей - тот же замкнутый круг).

    я считаю запилить такой проект не сложно, сложно будет его развить.
    Ответ написан
    Комментировать
  • Инициализация регистра. Побочные эффекты?

    iDoka
    @iDoka
    HW Design Engineer
    какие могут быть побочные эффекты

    1й вариант: будет т.н. synthesis-simulation mismatch, поскольку согласно LRM (да и в большинстве правильных CAЕ) данная конструкция несинтезируема
    Ответ написан
    3 комментария
  • Verilog - в чем отличия?

    @ont0shko
    Отличия языков в уровнях абстракции.

    verilogvhdl1.gif

    На уровне вентилей Verilog имеет все из коробки, язык от туда и начинался, в то время как для VHDL была разработана VITAL. В результате они сравнились по возможностям.

    С описанием алгоритмов и поведенческих моделей, они справляются оба, тут дело вкуса и действительно наличия лицензии. Verilog зачастую идет как основной язык, в то время VHDL - опция. Куча софта на входе желают видеть Verilog или производные из него. В плане FOSS решений есть icarus verilog и GHDL, однако последний вроде как встал.

    Уровень системы, тут конечно VHDL вырывается в перед. Аля Паскаль( и его родители ) система пользовательских типов, все из коробки, ребята давайте тип сделаем фукнции к нему напишем, операторы определим, лучше день потерять потом за пять минут до лететь. Куда там C-подобному Verilog'у без структур данных, тяжко. Однако SystemVerilog такое С++ из мира Verilog. Вот вам Typedef, Enum, Union, Struct, Class. Правда SV - это другой язык и к нему опять нужна лицензия.

    Я начинал с VHDL, он такой строгий и прям в строгости держит, сейчас перебираюсь на Verilog, SystemVerilog.
    Ответ написан
    1 комментарий