Инициализация регистра. Побочные эффекты?

Question

[sdxq]

1. reg [2:0] a = 3'b100;
2. reg [2:0] a;
always @(posedge clk)
if(rst)
a = 3'b100;
else
begin
//
end
Да, я понимаю, что в варианте №2 есть доп сигнал сброса. Но вопрос: какие могут быть побочные эффекты (различия в поведении) в случае использования варианта №1 или №2?

Answer 1

[Emil]

Оба варианта синтезируемы. Вариант 1:
Прошили (вкл. питание) - регистр установился "100", изменили как-то, захотели вернуться к исходному состоянию - а нет сигнала установки! Будет до отключения питания хранить последнее измененное значение.
Вариант 2:
Прошили (вкл. питание) - регистр установился "100", изменили как-то, захотели вернуться к исходному состоянию - дернули rst!
В синтезе даст разные конструкции - вариант 1, возможно будет быстрее и меньше по ресурсам, чем вариант 2.
Кстати, в ISE Xilinx симуляторе вариант 2 даст неопределенное состояние по запуску до явной подачи rst = 1. В VHDL я совмещаю оба варианта в начале определяю регистр с исходным значением, а в процессе использую сигнал сброса(установки).

Comments

[Dmitry Murzinov]

>> Оба варианта синтезируемы

рад за вас, что в вашем САЕ поддерживается данная вольность в виде отступления от стандарта, только вот это сродни совету использовать в верилог вендоро-зависимый примитив: "да норм синтезится этот RAMB18 и/или PLLE2, в каждом проекте юзаю - проблем не было".

>> вариант 1, возможно будет быстрее и меньше по ресурсам, чем вариант 2.

вы изобрели новый способ сбросить триггер? ведь в 1м варианте используется тот же самый примитив триггера со входом сброса, только сброс не управляется пользователем, а вырабатывается спецпримитивом "GlobalSetReset", который инициализирует выработку сигнала по включению (сброс или установка).

на закуску вопрос "знатокам": как вы думаете во что синтезируется консутрукция из варианта 1 в семействах ПЛИС, не имеющих подобных спецпримитивов?

[Emil]

Да, Вы правы.
В LongShiftRegister нет сброса. Но это в Xilinx. И статья от них же - "Get Smart About Reset: Think Local, Not Global".

[sdxq]

iDoka: Можете пояснить:
>>только вот это сродни совету использовать в верилог вендоро-зависимый примитив: "да норм синтезится этот RAMB18 и/или PLLE2, в каждом проекте юзаю - проблем не было".

Answer 2

[Dmitry Murzinov]

какие могут быть побочные эффекты

1й вариант: будет т.н. synthesis-simulation mismatch, поскольку согласно LRM (да и в большинстве правильных CAЕ) данная конструкция несинтезируема

Comments

[sdxq]

Xilinx ISE при синтезе ничего об этом не пишет. И в Language Templates, в разделе Synthesis Constructs (Signal, Constant & variable Declarations -> Register -> Initialized) имеется reg = 1'b0;

[sdxq]

Или имеется в виду, что инициализация нулями синтезируема?

[Dmitry Murzinov]

sdxq: https://inst.eecs.berkeley.edu/~cs150/fa06/Labs/ve...

3.8 regs
Assignments to a reg are made by procedural assignments (see 6.2 and 9.2). Since the reg holds a value between assignments, it can be used to model hardware registers.

Answer 3

[Александр]

В случае 2 явный сброс происходит по фронту тактового сигнала при наличии сигнала сброса.
В случае 1 - сразу после описания.