Как тестировать FSM SystemVerilog?

Question

[SexEngeneer]

Всем привет.

При изучении SystemVerilog написал простой FSM на 4 состояния, как в тестовом задании из книги Д. Томас "Логическое проектирование на SystemVerilog". Но нет понимания как автоматизировать тестирование. Я понимаю, что правильный вариант проверить все возможные переходы между состояниями. Но таких переходов может быть очень много в случае сложного автомата и задавать все переходы вручную не представляется возможным. Как это делается?

Comments

[atereffigies]

Тоже подпишусь. В SV столько всяких языковых конструкций, что иной раз кажется, что изобретаю велосипед и что должно быть как-то проще)

Answer 1

[SexEngeneer]

Вообщем-то на Electronixe дали ответ. Продублирую его здесь.

Идея в том, что сначала надо определиться, что надо проверить, именно сам FSM или функциональность FSM в составе системы. Если вам надо проверить сам FSM, тогда значит собираете второй "эталонный" FSM и каждый шаг сравниваете их друг с другом. А если функциональность, ну например FSM модуля UART, то собираете тест, который шлет байтики туда и обратно, с разными уровнями ошибок и проверяете что все работает.

"эталонный" FSM должен быть, написан в другом стиле, языке, виде (таблично например). Как вариант есть RTL FSM и behaviour FSM.
Ну и классика: тестер и разработчик должны быть разными людьми.