Как организовать верификацию параметров модуля на SystemVerilog?

Question

[Papayaved]

Как организуют автоматическую верификацию параметров модуля?

Можно ли вызывать параметризируемый тестбенч или сам тестируемый RTL модуль, с разными параметрами, динамически. Или SystemVerilog не приспособлен для автоматического тестирования параметров?

Answer 1

[Dmitriy0111]

Здравствуйте, если вопрос ещё актуален, то среды моделирования могут перегружать параметры тестбенча или модулей. Во всяком случае modelsim при выполнении команды vsim может перегрузить параметр через ключ -g"parameter name"="parameter value". Больше информации можно прочитать в мануалах по командам для конкретной среды моделирования. Таким образом можно при помощи скрипта на tcl запустить несколько тестов последовательно (при помощи циклов).