Dmitry Murzinov

какие могут быть побочные эффекты

1й вариант: будет т.н. synthesis-simulation mismatch, поскольку согласно LRM (да и в большинстве правильных CAЕ) данная конструкция несинтезируема

какова примерная стоимость разработки готовой платы под производство с изготовлением прототипа.
Понятно что сумма будет зависеть от конкретных задач, но хотя бы грубая стартовая цена

Стоимость разработки и производства - грубо можете ориентироваться на стоимость чипов, например, посмотрев на стоимость XC7V2000T (это заменит собой ~40 чипов XC6SLX150), поймёте что прочие расходы утонут в этой цифре.

Операция умножения в FPGA затратная , но возможная, многое зависит от разрядности и частоты работы - есть компромиссные методы реализации (ресурсы/скорость). Т.о. чисто аппаратных умножителей - вещь нужная, но не необходимая.
Также надо учитывать что есть неокторое количество способов обходиться без умножителей, реализуя алгоритмы на регистровой логики, я говорю про работу со спектрами (перенос спектра сигнала не полноценным комплексным умножителем, а алгоритмом CORDIC и реализацию ФНЧ без операции умножения (CIC-фильтры)).

ПЛИС Xilinx можно моделировать в любом симуляторе, необязательно в Xilinx ISE и Xilinx Vivado, хотя они понядобятся для того, чтобы скомпилировать библиотеки выбранного семейства под выбранный вами симулятор. Вот тройка лидеров:

• Mentor Modelsim
  
• Cadence IUS
  
• Synopsys VCS
  

https://forums.xilinx.com/

можете обосновать преимущество перед VHDL

Никаких преимуществ. По факту будете писать на том языке, лицензии на который куплены у вашего работодателя (если мы про SoC).

Более приближен (по функциональности RTL) к VHDL новомодный SV.