Почему и где ошибка /Error (10170): Verilog HDL syntax error/?

Question

[SV999Z]

Пример-копипаста из книги:

module test2(input logic [3:0] a, input logic en, output tri [3:0] y);
assign y = en ? a : 4’bz;
endmodule

Ошибки:

Error (10170): Verilog HDL syntax error at test2.v(2) near text
Error (10170): Verilog HDL syntax error at test2.v(2) near text ""; expecting ";"
Error (10112): Ignored design unit "test2" at test2.v(1) due to previous errors

WTF?

Answer 1

[Dmitry Murzinov]

По умолчанию во многих CAE синтез верилога идёт подразумевая настройку синтаксиса verilog-95,
вам следует изменить настройки (по описанию портов видно, что это минимум verilog-2001, а по резервированному слову logic - SV)