Papayaved

Шины с каждого модуля можно объединять по третьему состоянию или по "и" или по "или". Модуль, когда к нему не образаются, должен выдавать на шину состояние Z, все 1 или все 0 - соответственно.

opencores.org
freerangefactory.org/cores.html

Конечно не надо такое старье читать

Вообще хорошо написан с примерами стандарт на Verilog и SystemVerilog. Есть шаблоны с примерами кода в Quartus и в Vivado. Хорошие книжки на английском:

SystemVerilog_for_Verification_Second_Edition_A_Guide_to_Learning_the_Testbench_Language_Features.9780387765297.31566.pdf
SystemVerilog for Disign
- можно просто смотреть примеры кода

Много Verilog tutorial в интеренете

При написание HDL кода надо иметь ввиду, что Verilog не всесильный и для универсальных или сложных модулей надо писать кодогенераторы в MatLab или на Python

В общем-то 2 метода
1. Универсальный и самый быстрый - через асинхронное FIFO
2. По принципу запрос чтения, подтверждение чтения.

Сигналы из одного частотного домена в другой принимаются как асинхронные через два или более последовательных регистров для защиты от метастабильных состояний, когда фронт сигнала попадает на фронт клока. При реализации асинхронного FIFO дополнительно адрес передается в виде кода Грея.